2,229 matches
-
date. 4.2.3. Magistrala de comandă și control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională. Spre deosebire de celelalte 2 magistrale, aceasta nu este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională. Spre deosebire de celelalte 2 magistrale, aceasta nu este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O; Rolul acestor semnale este de a controla transferul
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O; Rolul acestor semnale este de a controla transferul datelor pe magistrala de date. De regulă aceste semnale sunt active pe 0 logic, pentru că o ieșire aflată în starea de înaltă impedanță este interpretată de către o intrare TTL ca fiind în 1 logic. În acest fel trecerea lor în starea HZ nu
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
data se scrie în dispozitiv,iar direcția liniilor de date este de la UCP la dispozitiv. Unele procesoare au un singur semnal de ieșire (R/W ), active pe nivele diferite. Mai întâi sunt fixate semnalele de adresă (adresa este poziționată pe magistrală), iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
pe nivele diferite. Mai întâi sunt fixate semnalele de adresă (adresa este poziționată pe magistrală), iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari de date
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari de date direct în memorie (de la un periferic spre memorie) caz în care dispozitivul este un controller DMA
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
un controller DMA. Aceste semnale se numesc BR (Bus Request) respectiv BG (Bus Granted), HOLD și HOLDA, BUSRQ (Bus Request) și BUSAK (Bus Acknowledge). La sfârșitul fiecărui ciclu mașină UCP testează semnalul BR și dacă îl găsește activ cedează imediat magistralele activând semnalul BG. Acest lucru se întâmplă doar dacă funcția este activată sau dacă nu sunt operații care nu pot fi întrerupte (operații cu prefixul LOCK la I8086). În unele cazuri, când pot apărea mai multe cereri simultan, există o
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
execuția unei rutine de servire a întreruperii, pentru ca ulterior să revină la programul întrerupt. Acceptarea cererii de întrerupere se face cu anunțarea dispozitivului ce a generat-o. Există așa numitele întreruperi vectorizate pentru care după acceptarea cererii dispozitivul pune pe magistrala de date un cod de identificare (vector de întrerupere) prin care se comunică UCP care este adresa rutinei de întrerupere sau pe baza vectorului se calculează această adresă. Există două tipuri de întreruperi: mascabile și nemascabile. Întreruperile mascabile pot fi
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
programatorului, chiar în limbaj de asamblare. Au fost totuși întâlnite cazuri în care anumite rutine erau mai ușor de implementat și se executau mai repede utilizând instrucțiuni mai simple (uneori datorită faptului că accesul la regiștri sau la memorie prin magistrale interne sau externe cereau cicli suplimentari sau pentru că respectivele instrucțiuni erau greoi de implementat eficient în hardware. Arhitectura setului de instrucțiuni CISC include instrucțiuni complexe, care în alte sisteme înseamnă mai multe instrucțiuni și care durează mai multe cicluri de
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
SP - Stack pointer), conținutul acestora reprezentând starea UCP. Execuția unei instrucțiuni (sau chiar a unei secvențe a instrucțiunii) înseamnă modificarea stării UCP. -organizarea memoriei sistemului. Memoria poate avea o structură simplă sau ierarhizată. Organizarea sa depinde de tehnologie, de lărgimea magistralei de adrese și de timpul de acces. -organizarea sistemului de intrare ieșire. Datorită faptului ca accesul la varietatea mare de periferice se poate încadra între limite largi de timp, există o mare varietate de posibilități de organizare a acestuia. Orice
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
tactul T5. Cele 5 semnale de tact constau în câte un puls, ulterior precedentului, la fiecare ciclu mașină. Instrucțiunea LOAD face transferul unui operand din memorie în acumulator. Pe impulsurile de tact T1 și T2 se plasează adresa instrucțiunii pe magistrala de adrese, iar pe impulsul de tact T2 se aduce codul instrucțiunii în registrul IR. Semnalele LM și EI realizează transferul adresei din IR în registrul de adresă RAM. După ce adresa este stabilă la intrarea RAM, se generează semnalul R
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
unor micro-fuzibile, prin aplicarea unor tensiuni mai mari, de programare, pe biții doriți. După programare, la citirea din memorie, după mecanisme similare de adresare și selecție a celulelor, cu cele de la memoriile RAM, conținutul celulei selectate va fi transmis pe magistrala de date a circuitului. Informația va avea valoare logică "0" pentru celulele cu fuzibilul distrus, respectiv "1" pentru celulele cu fuzibilul intact (în starea inițială, circuitul conține în toate celulele, valoarea "1" -fuzibile intacte). Nici in cazul circuitelor PROM, informația
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de 4 ori de la o generație la alta, datorită organizării sub formă de matrice pătrată (64 kbiți, 256kbiți, 1Mbit), dar pentru capacități mari există și salturi de doar 2 (256Mbiți, 512Mbiți, 1Gbit). Mai mult memoriile moderne pot fi configurate cu magistrală de date de mărime diferită. Pentru acest lucru numărul de linii ale matricii de memorie se menține constant, modificându-se numărul de coloane. Viteza de lucru a procesorului este superioară vitezei de lucru a memoriei RAM. După inițierea unui ciclu
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
primi date și nu poate comunica rezultate. Prin intermediul său se introduc programe și date (tastatură, mouse, USB, Ethernet, microfon, etc) și se furnizează date, rezultate, informații (monitor, CD, USB, Ethernet, difuzor, etc). Sistemul de intrare-ieșire este conectat la microprocesor prin intermediul magistralelor: adrese, date și comandă și control și poate conține unul sau mai multe dispozitive periferice (figura 7.1). Conectarea oricărui dispozitiv periferic la magistrale se face prin intermediul circuitelor de interfață. Acestea au rolul de asigura compatibilitatea dintre periferic și magistrale
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
rezultate, informații (monitor, CD, USB, Ethernet, difuzor, etc). Sistemul de intrare-ieșire este conectat la microprocesor prin intermediul magistralelor: adrese, date și comandă și control și poate conține unul sau mai multe dispozitive periferice (figura 7.1). Conectarea oricărui dispozitiv periferic la magistrale se face prin intermediul circuitelor de interfață. Acestea au rolul de asigura compatibilitatea dintre periferic și magistrale: conversia semnalelor, sincronizarea datorită ratelor diferite de comunicație, formatul diferit al datelor și controlul oricărui dispozitiv fără a le perturba pe celelalte. Deoarece procesorul
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
valorile de mai sus „B” înseamnă Byte -octet, iar „b” înseamnă bit, iar cifrele sunt valori limită care de cele mai multe ori nu sunt atinse. 7.1. Funcțiile circuitelor de interfață În figura 7.1, circuitele de interfață sunt conectate la magistralele sistemului (date, adrese și comandă și control) pe de o parte și la dispozitivele periferice, pe de altă parte. Funcție de perifericul căruia îi este destinat, circuitul de interfață realizează o serie de funcții: comunicația cu procesorul (date, comenzi, setări și
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de funcții: comunicația cu procesorul (date, comenzi, setări și stare), comunicația cu perifericul (date, comenzi, setări și stare), sincronizare, asigurarea unui tampon de date și detecția erorilor. Deoarece într-un sistem pot exista simultan mai multe periferice, pe lângă memoria acestuia, magistralele sunt folosite pentru dialogul cu toate. Singura posibilitate este de a partaja timpul între toate acestea, la un moment dat putându-se realiza comunicarea cu un singur periferic saucu memoria. Partajarea înseamnă controlul și sincronizarea fluxului de date (adresarea unui
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
putându-se realiza comunicarea cu un singur periferic saucu memoria. Partajarea înseamnă controlul și sincronizarea fluxului de date (adresarea unui periferic înseamnă ca datele să ajungă sau să provină de la acel periferic și inexistența unor suprapuneri temporale a acestora pe magistrale). Controlul transferului se poate realiza în mai multe moduri și depinde de cantitatea de date care se transferă în mod regulat. Cel mai simplu mod care poate fi imaginat este cel cu interogare a perifericului: -procesorul interoghează circuitul de interfață
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
este îndeplinită una din cele 2 condiții, atunci procesorul va proceda la citirea unui cuvânt de tip dată din periferic sau va transmite o nouă dată către acesta. Procesul în sine este mult mai complex, implicând mai multe operații pe magistrale, deci un timp de partajare mai îndelungat. Atunci când perifericul este mai lent, durata de ocuparea a magistralelor este mai mare (mai mare decât atunci când este accesată o locație de memorie) și poate fi extinsă prin semnale specifice (Busy, Wait). În
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
dată din periferic sau va transmite o nouă dată către acesta. Procesul în sine este mult mai complex, implicând mai multe operații pe magistrale, deci un timp de partajare mai îndelungat. Atunci când perifericul este mai lent, durata de ocuparea a magistralelor este mai mare (mai mare decât atunci când este accesată o locație de memorie) și poate fi extinsă prin semnale specifice (Busy, Wait). În condițiile activării unui astfel de semnal, procesorul nu trece la operația următoare ci prelungește starea curentă până la
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
le rulează procesorul și atunci acesta este înștiințat de către circuitul de interfață. În al doilea caz ele pot fi corectate la nivel de interfață, fără intervenția procesorului (de exemplu dacă se utilizează un cod corector de erori). 7.2. Ierarhizarea magistralelor Din motivele ilustrate mai sus majoritatea calculatoarelor folosesc mai multe nivele de magistrale, ierarhizate funcție de viteza de operare. O structură devenită clasică este cea cu 4 nivele, în care primul nivel este reprezentat de magistrala locală care conectează procesoul cu
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
al doilea caz ele pot fi corectate la nivel de interfață, fără intervenția procesorului (de exemplu dacă se utilizează un cod corector de erori). 7.2. Ierarhizarea magistralelor Din motivele ilustrate mai sus majoritatea calculatoarelor folosesc mai multe nivele de magistrale, ierarhizate funcție de viteza de operare. O structură devenită clasică este cea cu 4 nivele, în care primul nivel este reprezentat de magistrala locală care conectează procesoul cu memoria cache și eventual cu dispozitive I/O locale de mare viteză, un
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]