2,229 matches
-
de erori). 7.2. Ierarhizarea magistralelor Din motivele ilustrate mai sus majoritatea calculatoarelor folosesc mai multe nivele de magistrale, ierarhizate funcție de viteza de operare. O structură devenită clasică este cea cu 4 nivele, în care primul nivel este reprezentat de magistrala locală care conectează procesoul cu memoria cache și eventual cu dispozitive I/O locale de mare viteză, un al doilea nivel ceva mai lent realizează legătura cu memoria principală și cu dispozitive I/ O de viteză, iar al treilea nivel
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
lent realizează legătura cu memoria principală și cu dispozitive I/ O de viteză, iar al treilea nivel și mai lent realizează interfațarea cu dispozitivele periferice mai lente și nivelul cel mai lent care realizează legătura cu perifericele cele mai lente. Magistrala internă asigură transferul datelor între cele 2 nivele astfel încât transferul mai lent de la nivelul extensie să nu încetinească transferul la nivelul magistralei de memorie. De altfel și volumul de date vehiculat pe magistrala de memorie este sensibil mai mare decât
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu dispozitivele periferice mai lente și nivelul cel mai lent care realizează legătura cu perifericele cele mai lente. Magistrala internă asigură transferul datelor între cele 2 nivele astfel încât transferul mai lent de la nivelul extensie să nu încetinească transferul la nivelul magistralei de memorie. De altfel și volumul de date vehiculat pe magistrala de memorie este sensibil mai mare decât cel de la nivelul magistralei extensie, deci operațiile de scriere și citire sunt mai multe. La nivelul extensie găsim perifericele rapide (USB, SATA
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
realizează legătura cu perifericele cele mai lente. Magistrala internă asigură transferul datelor între cele 2 nivele astfel încât transferul mai lent de la nivelul extensie să nu încetinească transferul la nivelul magistralei de memorie. De altfel și volumul de date vehiculat pe magistrala de memorie este sensibil mai mare decât cel de la nivelul magistralei extensie, deci operațiile de scriere și citire sunt mai multe. La nivelul extensie găsim perifericele rapide (USB, SATA, Ethernet). Aici putem vorbi de transferuri de blocuri de date între
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
datelor între cele 2 nivele astfel încât transferul mai lent de la nivelul extensie să nu încetinească transferul la nivelul magistralei de memorie. De altfel și volumul de date vehiculat pe magistrala de memorie este sensibil mai mare decât cel de la nivelul magistralei extensie, deci operațiile de scriere și citire sunt mai multe. La nivelul extensie găsim perifericele rapide (USB, SATA, Ethernet). Aici putem vorbi de transferuri de blocuri de date între periferic și memoria principală, adică transferul se face în șarje, dar
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de scriere și citire sunt mai multe. La nivelul extensie găsim perifericele rapide (USB, SATA, Ethernet). Aici putem vorbi de transferuri de blocuri de date între periferic și memoria principală, adică transferul se face în șarje, dar cu viteze inferioare magistralei de memorie. De la acest nivel, o punte super I/ O realizează o adaptare către cea mai lentă magistrală, la care sunt conectate cele mai lente periferice (porturile serial și paralel, tastatura și mouse-ul. Aici datele sunt transferate atât de lent
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
vorbi de transferuri de blocuri de date între periferic și memoria principală, adică transferul se face în șarje, dar cu viteze inferioare magistralei de memorie. De la acest nivel, o punte super I/ O realizează o adaptare către cea mai lentă magistrală, la care sunt conectate cele mai lente periferice (porturile serial și paralel, tastatura și mouse-ul. Aici datele sunt transferate atât de lent încât tranferul unui octet la acest nivel presupune sute de transferuri la nivelul superior și mii de instrucțiuni
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
acest nivel presupune sute de transferuri la nivelul superior și mii de instrucțiuni executate la nivelul procesorului (mii de cicluri de citire/scriere din memoria cache. În acest fel transferul între dispoitivele I/O și memorie nu încetinește transferul pe magistralele superioare și implicit activitatea procesorului. Transferul informațiilor pe magistrale poate fi sincron sau asincron. Magistralele sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
și mii de instrucțiuni executate la nivelul procesorului (mii de cicluri de citire/scriere din memoria cache. În acest fel transferul între dispoitivele I/O și memorie nu încetinește transferul pe magistralele superioare și implicit activitatea procesorului. Transferul informațiilor pe magistrale poate fi sincron sau asincron. Magistralele sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
nivelul procesorului (mii de cicluri de citire/scriere din memoria cache. În acest fel transferul între dispoitivele I/O și memorie nu încetinește transferul pe magistralele superioare și implicit activitatea procesorului. Transferul informațiilor pe magistrale poate fi sincron sau asincron. Magistralele sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
nu încetinește transferul pe magistralele superioare și implicit activitatea procesorului. Transferul informațiilor pe magistrale poate fi sincron sau asincron. Magistralele sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron (prin bufferare) sau asincron. Transferul asincron presupune semnale de control suplimentare (handshaking) între cele 2 dispozitive. Transferurile de date I
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron (prin bufferare) sau asincron. Transferul asincron presupune semnale de control suplimentare (handshaking) între cele 2 dispozitive. Transferurile de date I/O sunt de regulă asincrone. Din acest
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
o schema bloc generalizată a unui circuit de interfață poate avea o structură ca în figura 7.3. Magistrală de date Registru de stare/control Logică de interfațare cu procesorul Logică de interfațare cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
generalizată a unui circuit de interfață poate avea o structură ca în figura 7.3. Magistrală de date Registru de stare/control Logică de interfațare cu procesorul Logică de interfațare cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de date. Tot la liniile date
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de date. Tot la liniile date este conectat și Registrul de stare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
transmisă/citită, a apărut o eroare la transmisie/recepție, etc. În funcție de numărul de regiștri circuitul de interfață poate ocupa una sau mai multe adrese. Pentru a putea fi adresat există o logică de interfațare cu procesorul. Pe baza semnalelor de pe magistrală, aceasta recunoaște când este adresat circuitul (decodificator de adresă) și comandă registrul corespunzător. La extrema cealaltă există o logică de interfațare cu perifericul. Aceasta diferă de la periferic la periferic, de acesta lucru depinzând și complexitatea sa. Operațiile executate de aceste
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
mai utilizată. El preia toate sarcinile procesorului privind arbitrarea. Acesta acceptă întreruperi de la mai multe surse de întrerupere, determină care are prioritatea cea mai mare și generează către procesor o cerere de întrerupere. După ce acesta acceptă cererea, controlerul plasează pe magistrala de date vectorul de întrerupere asociat întreruperii cu prioritatea cea mai mare. Procesorul întrerupe execuția programului în curs și pe baza vectorului de întrerupere calculează adresa rutinei de întrerupere corespunzătoare și o încarcă în numărătorul de program. Evident, următoarea instrucțiune
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
a generat întreruperea, atunci ieșirea sa IEO va fi în zero logic, celelalte circuite fiind invalidate. El va atenționa modulul CTR INT despre faptul ca i s-a acceptat întreruperea (prin linia INT0), care, la rândul său, va plasa pe magistrala de date vectorul de întrerupere corespunzător dispozitivului respectiv. Pe baza acestui vector, procesorul va calcula adresa rutinei de întrerupere și va efectua un salt necondiționat la această adresă. Dacă întreruperea nu a fost activată de primul dispozitiv ci de un
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
și va trece ieșirea sa IEO în 0 logic, anunțând dispozitivele mai puțin prioritare ca este servit. În momentul în care primește acceptul INT ACK, dispozitivul anunță controlerul CTR INT prin semnalul INTk, iar acesta plasează vectorul de întrerupere pe magistrala de date. Controlerul poate lipsi, în aceste condiții dispozitivul însuși plasează vectorul de întrerupere pe magistrală. 7.4.3. Transferul datelor prin acces direct la memorie Deși transferul datelor utilizând întreruperi permite o viteză mare de transfer, totuși acest gen
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
servit. În momentul în care primește acceptul INT ACK, dispozitivul anunță controlerul CTR INT prin semnalul INTk, iar acesta plasează vectorul de întrerupere pe magistrala de date. Controlerul poate lipsi, în aceste condiții dispozitivul însuși plasează vectorul de întrerupere pe magistrală. 7.4.3. Transferul datelor prin acces direct la memorie Deși transferul datelor utilizând întreruperi permite o viteză mare de transfer, totuși acest gen de transfer implică masiv procesorul. Datele trec de la perfieric către memorie prin regiștrii procesorului. De fiecare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
se numește controler DMA. În figura 7.8 este prezentată structura unui sistem de calcul cu posibilități DMA. Inițierea transferului se face de către periferic. Cererea este adresată controlerului (Cerere DMA), iar acesta solicită la rândul său procesorului accesul și controlul magistralelor sistemului (CM - cerere magistrale - „bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu posibilități DMA. Inițierea transferului se face de către periferic. Cererea este adresată controlerului (Cerere DMA), iar acesta solicită la rândul său procesorului accesul și controlul magistralelor sistemului (CM - cerere magistrale - „bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]