1,758 matches
-
funcțiile mai lente ale plăcii de bază, adică cele de intrare ieșire (Input/Output controller hub pentru Intel și Fusion Controller Hub pentru AMD). Printre funcționalitățile punții de sud se pot aminti: interfața magistralei PCI (clasice, sau PCI -Express), interfața magistralei ISA (tastatură, mouse, porturi COM și LPT, floppy și IR), interfața magistralei SPI (BIOS), interfața magistralei SMB (senzori temperatură, ventilatoare), controller DMA, controller de întreruperi, controller pentru hard disk (PATA sau SATA), ceas de timp real, circuite de management a
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
Input/Output controller hub pentru Intel și Fusion Controller Hub pentru AMD). Printre funcționalitățile punții de sud se pot aminti: interfața magistralei PCI (clasice, sau PCI -Express), interfața magistralei ISA (tastatură, mouse, porturi COM și LPT, floppy și IR), interfața magistralei SPI (BIOS), interfața magistralei SMB (senzori temperatură, ventilatoare), controller DMA, controller de întreruperi, controller pentru hard disk (PATA sau SATA), ceas de timp real, circuite de management a consumului, memoria BIOS nevolatilă, interfața audio. Opțional southbridge mai poate conține interfața
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
pentru Intel și Fusion Controller Hub pentru AMD). Printre funcționalitățile punții de sud se pot aminti: interfața magistralei PCI (clasice, sau PCI -Express), interfața magistralei ISA (tastatură, mouse, porturi COM și LPT, floppy și IR), interfața magistralei SPI (BIOS), interfața magistralei SMB (senzori temperatură, ventilatoare), controller DMA, controller de întreruperi, controller pentru hard disk (PATA sau SATA), ceas de timp real, circuite de management a consumului, memoria BIOS nevolatilă, interfața audio. Opțional southbridge mai poate conține interfața Ethernet, USB, codec audio
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
și exponent E (8 biți), datorită faptului că exprimarea este mai structurată. -Adresarea combinată se utilizează atunci când se utilizează cea mai mare parte a zonei de adresare. Este o combinație a celor două moduri de mai sus. 4.2.2. Magistrala de date Lărgimea magistralei de date este de obicei multiplu de 8 biți (d = 8, 16, 32, 64...). Cele d linii ale magistralei de date sunt bidirecțională, circulația semnalelor poate fi de la memorie la UCP sau de la UCP la memorie
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
biți), datorită faptului că exprimarea este mai structurată. -Adresarea combinată se utilizează atunci când se utilizează cea mai mare parte a zonei de adresare. Este o combinație a celor două moduri de mai sus. 4.2.2. Magistrala de date Lărgimea magistralei de date este de obicei multiplu de 8 biți (d = 8, 16, 32, 64...). Cele d linii ale magistralei de date sunt bidirecțională, circulația semnalelor poate fi de la memorie la UCP sau de la UCP la memorie. Ca și în cazul
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
a zonei de adresare. Este o combinație a celor două moduri de mai sus. 4.2.2. Magistrala de date Lărgimea magistralei de date este de obicei multiplu de 8 biți (d = 8, 16, 32, 64...). Cele d linii ale magistralei de date sunt bidirecțională, circulația semnalelor poate fi de la memorie la UCP sau de la UCP la memorie. Ca și în cazul liniilor de adresă, și magistrala de date poate fi cedată pentru un acces direct la memorie, caz în care
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
obicei multiplu de 8 biți (d = 8, 16, 32, 64...). Cele d linii ale magistralei de date sunt bidirecțională, circulația semnalelor poate fi de la memorie la UCP sau de la UCP la memorie. Ca și în cazul liniilor de adresă, și magistrala de date poate fi cedată pentru un acces direct la memorie, caz în care este trecută în starea HZ. Pentru economie de pini, unele microprocesoare multiplexează în timp liniile magistralei de date și cele 8 inferioare ale magistralei de adrese
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
la memorie. Ca și în cazul liniilor de adresă, și magistrala de date poate fi cedată pentru un acces direct la memorie, caz în care este trecută în starea HZ. Pentru economie de pini, unele microprocesoare multiplexează în timp liniile magistralei de date și cele 8 inferioare ale magistralei de adrese, astfel că în primul ciclu mașină al fiecărei instrucțiuni pe magistrala de date se pot transmite informații de adresă. Odată cu semnalele de adresă, se activează un semnal indicator pe magistrala
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
adresă, și magistrala de date poate fi cedată pentru un acces direct la memorie, caz în care este trecută în starea HZ. Pentru economie de pini, unele microprocesoare multiplexează în timp liniile magistralei de date și cele 8 inferioare ale magistralei de adrese, astfel că în primul ciclu mașină al fiecărei instrucțiuni pe magistrala de date se pot transmite informații de adresă. Odată cu semnalele de adresă, se activează un semnal indicator pe magistrala de control care servește pentru memorarea informației în
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
memorie, caz în care este trecută în starea HZ. Pentru economie de pini, unele microprocesoare multiplexează în timp liniile magistralei de date și cele 8 inferioare ale magistralei de adrese, astfel că în primul ciclu mașină al fiecărei instrucțiuni pe magistrala de date se pot transmite informații de adresă. Odată cu semnalele de adresă, se activează un semnal indicator pe magistrala de control care servește pentru memorarea informației în registre externe procesorului. De exemplu la procesoarele Intel 8085 și 8086 pini ai
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
magistralei de date și cele 8 inferioare ale magistralei de adrese, astfel că în primul ciclu mașină al fiecărei instrucțiuni pe magistrala de date se pot transmite informații de adresă. Odată cu semnalele de adresă, se activează un semnal indicator pe magistrala de control care servește pentru memorarea informației în registre externe procesorului. De exemplu la procesoarele Intel 8085 și 8086 pini ai magistralei de date sunt multiplexați pentru a se putea transmite și informație de adresă. Semnalul de control care comandă
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de date se pot transmite informații de adresă. Odată cu semnalele de adresă, se activează un semnal indicator pe magistrala de control care servește pentru memorarea informației în registre externe procesorului. De exemplu la procesoarele Intel 8085 și 8086 pini ai magistralei de date sunt multiplexați pentru a se putea transmite și informație de adresă. Semnalul de control care comandă stocarea adresei într-un registru extern este numit ALE (Address Latch Enable). Apoi, pentru tot restul ciclului instrucțiune liniile redevin ale magistralei
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
magistralei de date sunt multiplexați pentru a se putea transmite și informație de adresă. Semnalul de control care comandă stocarea adresei într-un registru extern este numit ALE (Address Latch Enable). Apoi, pentru tot restul ciclului instrucțiune liniile redevin ale magistralei de date. 4.2.3. Magistrala de comandă și control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
a se putea transmite și informație de adresă. Semnalul de control care comandă stocarea adresei într-un registru extern este numit ALE (Address Latch Enable). Apoi, pentru tot restul ciclului instrucțiune liniile redevin ale magistralei de date. 4.2.3. Magistrala de comandă și control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
informație de adresă. Semnalul de control care comandă stocarea adresei într-un registru extern este numit ALE (Address Latch Enable). Apoi, pentru tot restul ciclului instrucțiune liniile redevin ale magistralei de date. 4.2.3. Magistrala de comandă și control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională. Spre deosebire de celelalte 2 magistrale, aceasta
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
date. 4.2.3. Magistrala de comandă și control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională. Spre deosebire de celelalte 2 magistrale, aceasta nu este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
control Magistrala de comandă și control conține o mare varietate de semnale de comandă, control și sincronizare. Unele semnale sunt generate de UCP, altele sun generate de alte dispozitive. Putem considera această magistrală ca fiind una bidirecțională. Spre deosebire de celelalte 2 magistrale, aceasta nu este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O; Rolul acestor semnale este de a controla transferul
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
este standard, ea diferind de la un procesor la altul. Liniile aceste magistrale pot fi grupate în câteva categorii: -Semnale pentru transferuri de date cu memoria și cu dispozitivele I/O; Rolul acestor semnale este de a controla transferul datelor pe magistrala de date. De regulă aceste semnale sunt active pe 0 logic, pentru că o ieșire aflată în starea de înaltă impedanță este interpretată de către o intrare TTL ca fiind în 1 logic. În acest fel trecerea lor în starea HZ nu
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
data se scrie în dispozitiv,iar direcția liniilor de date este de la UCP la dispozitiv. Unele procesoare au un singur semnal de ieșire (R/W ), active pe nivele diferite. Mai întâi sunt fixate semnalele de adresă (adresa este poziționată pe magistrală), iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
pe nivele diferite. Mai întâi sunt fixate semnalele de adresă (adresa este poziționată pe magistrală), iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
iar când acestea și-au terminat tranzițiile (adresa este stabilă) se activează pentru scurt timp aceste semnale. Dacă procesorul scrie data, atunci aceasta este pe magistrală la activarea semnalului WR. Dacă procesorul citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
citește data, atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
atunci ea va fi poziționată pe magistrală doar pe durata activării semnalului RD. De la UCP la UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari de date
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
UCP aceste semnale pot avea denumiri diferite: RD și WR, IORD și IOWR, MEMRD și MEMWR -Semnale pentru cererile de cedare a magistralelor; Cedarea magistralelor se poate face atunci când în circuit sunt două sau mai multe dispozitive ce pot controla magistralele. Astfel de situații apar în sistemele unde există mai multe procesoare de uz gneral sau unde sunt necesare transferul unor blocuri mari de date direct în memorie (de la un periferic spre memorie) caz în care dispozitivul este un controller DMA
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
un controller DMA. Aceste semnale se numesc BR (Bus Request) respectiv BG (Bus Granted), HOLD și HOLDA, BUSRQ (Bus Request) și BUSAK (Bus Acknowledge). La sfârșitul fiecărui ciclu mașină UCP testează semnalul BR și dacă îl găsește activ cedează imediat magistralele activând semnalul BG. Acest lucru se întâmplă doar dacă funcția este activată sau dacă nu sunt operații care nu pot fi întrerupte (operații cu prefixul LOCK la I8086). În unele cazuri, când pot apărea mai multe cereri simultan, există o
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]