1,758 matches
-
nu încetinește transferul pe magistralele superioare și implicit activitatea procesorului. Transferul informațiilor pe magistrale poate fi sincron sau asincron. Magistralele sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
sincrone prezintă un semnal de tact comun pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron (prin bufferare) sau asincron. Transferul asincron presupune semnale de control suplimentare (handshaking) între cele 2 dispozitive. Transferurile de date I
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
pentru toate dispozitivele conectate la ele. Astfel ciclurile de transfer a datelor pe magistrală respectă durate fixe, adică număr impus de cicluri de tact. Acest lucru facilitează un transfer deosebit de simplu. Punțile dintre magistrale trebuie să realizeze sincronizarea transferurilor între magistrale care funcționează la frecvențe de tact diferite. Aici transferul poate fi făcut sincron (prin bufferare) sau asincron. Transferul asincron presupune semnale de control suplimentare (handshaking) între cele 2 dispozitive. Transferurile de date I/O sunt de regulă asincrone. Din acest
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
o schema bloc generalizată a unui circuit de interfață poate avea o structură ca în figura 7.3. Magistrală de date Registru de stare/control Logică de interfațare cu procesorul Logică de interfațare cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
generalizată a unui circuit de interfață poate avea o structură ca în figura 7.3. Magistrală de date Registru de stare/control Logică de interfațare cu procesorul Logică de interfațare cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu perifericul Logică de interfațare cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu perifericul Magistrală de adrese Magistrală de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de date. Tot la liniile date
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
de control Date Stări Stări Date Comenzi Comenzi Registru de date .. . Fig. 7.3. Structura tipică a unui circuit de interfață Circuitul de interfață este conectat la sistem prin intermediul magistralelor (semnalelor existente pe liniile magistralelor). Datele sunt transferate pe liniile magistralelor de date. Acestea sunt preluate în regiștrii circuitului și memorate pentru utilizare ulterioară. Astfel de regiștri ce primesc datele de la procesor sunt Registrul de configurare/comandă și Registrul de date. Tot la liniile date este conectat și Registrul de stare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
transmisă/citită, a apărut o eroare la transmisie/recepție, etc. În funcție de numărul de regiștri circuitul de interfață poate ocupa una sau mai multe adrese. Pentru a putea fi adresat există o logică de interfațare cu procesorul. Pe baza semnalelor de pe magistrală, aceasta recunoaște când este adresat circuitul (decodificator de adresă) și comandă registrul corespunzător. La extrema cealaltă există o logică de interfațare cu perifericul. Aceasta diferă de la periferic la periferic, de acesta lucru depinzând și complexitatea sa. Operațiile executate de aceste
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
mai utilizată. El preia toate sarcinile procesorului privind arbitrarea. Acesta acceptă întreruperi de la mai multe surse de întrerupere, determină care are prioritatea cea mai mare și generează către procesor o cerere de întrerupere. După ce acesta acceptă cererea, controlerul plasează pe magistrala de date vectorul de întrerupere asociat întreruperii cu prioritatea cea mai mare. Procesorul întrerupe execuția programului în curs și pe baza vectorului de întrerupere calculează adresa rutinei de întrerupere corespunzătoare și o încarcă în numărătorul de program. Evident, următoarea instrucțiune
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
a generat întreruperea, atunci ieșirea sa IEO va fi în zero logic, celelalte circuite fiind invalidate. El va atenționa modulul CTR INT despre faptul ca i s-a acceptat întreruperea (prin linia INT0), care, la rândul său, va plasa pe magistrala de date vectorul de întrerupere corespunzător dispozitivului respectiv. Pe baza acestui vector, procesorul va calcula adresa rutinei de întrerupere și va efectua un salt necondiționat la această adresă. Dacă întreruperea nu a fost activată de primul dispozitiv ci de un
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
și va trece ieșirea sa IEO în 0 logic, anunțând dispozitivele mai puțin prioritare ca este servit. În momentul în care primește acceptul INT ACK, dispozitivul anunță controlerul CTR INT prin semnalul INTk, iar acesta plasează vectorul de întrerupere pe magistrala de date. Controlerul poate lipsi, în aceste condiții dispozitivul însuși plasează vectorul de întrerupere pe magistrală. 7.4.3. Transferul datelor prin acces direct la memorie Deși transferul datelor utilizând întreruperi permite o viteză mare de transfer, totuși acest gen
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
servit. În momentul în care primește acceptul INT ACK, dispozitivul anunță controlerul CTR INT prin semnalul INTk, iar acesta plasează vectorul de întrerupere pe magistrala de date. Controlerul poate lipsi, în aceste condiții dispozitivul însuși plasează vectorul de întrerupere pe magistrală. 7.4.3. Transferul datelor prin acces direct la memorie Deși transferul datelor utilizând întreruperi permite o viteză mare de transfer, totuși acest gen de transfer implică masiv procesorul. Datele trec de la perfieric către memorie prin regiștrii procesorului. De fiecare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
se numește controler DMA. În figura 7.8 este prezentată structura unui sistem de calcul cu posibilități DMA. Inițierea transferului se face de către periferic. Cererea este adresată controlerului (Cerere DMA), iar acesta solicită la rândul său procesorului accesul și controlul magistralelor sistemului (CM - cerere magistrale - „bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cu posibilități DMA. Inițierea transferului se face de către periferic. Cererea este adresată controlerului (Cerere DMA), iar acesta solicită la rândul său procesorului accesul și controlul magistralelor sistemului (CM - cerere magistrale - „bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
magistralelor sistemului (CM - cerere magistrale - „bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare DMA). Apoi furnizează adresele pe magistrala de adrese și ativează semnalele de scriere/citire (IOR/IOW și WR/RD) în/din memorie/periferic funcție de sensul
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
bus request”). Sistem de calcul cu controler DMA Procesorul cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare DMA). Apoi furnizează adresele pe magistrala de adrese și ativează semnalele de scriere/citire (IOR/IOW și WR/RD) în/din memorie/periferic funcție de sensul transferului. Dispozitivul sursă pune datele
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
cedează magistralele cu o mică întârziere (sfârșitul ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare DMA). Apoi furnizează adresele pe magistrala de adrese și ativează semnalele de scriere/citire (IOR/IOW și WR/RD) în/din memorie/periferic funcție de sensul transferului. Dispozitivul sursă pune datele pe magistrala de date, iar dispozitivul destinație le primește
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
ciclului de execuție a instrucțiunii în curs) trecându-le în starea de înaltă impedanță (HZ) și activează semnalul MA - magistrale acordate - „bus granted”. Odată magistralele cedate, controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare DMA). Apoi furnizează adresele pe magistrala de adrese și ativează semnalele de scriere/citire (IOR/IOW și WR/RD) în/din memorie/periferic funcție de sensul transferului. Dispozitivul sursă pune datele pe magistrala de date, iar dispozitivul destinație le primește. Un controler DMA este în principiu un
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
controlerul DMA anunță circuitul periferic că deține magistralele (Acceptare DMA). Apoi furnizează adresele pe magistrala de adrese și ativează semnalele de scriere/citire (IOR/IOW și WR/RD) în/din memorie/periferic funcție de sensul transferului. Dispozitivul sursă pune datele pe magistrala de date, iar dispozitivul destinație le primește. Un controler DMA este în principiu un periferic pentru procesor și este programat să realizeze o secvență de transfer de date în locul procesorului. Un astfel de circuit are de regulă mai multe, așa
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
Când contorul de cuvinte ajunge la zero se generează o condiție TC și canalul este autoinițializat dacă a fost programat în acest sens. Semnalul CerDMA trebuie menținut activ până semnalul AprobDMA devine activ. După transferul unui octet semnalul CM (cerere magistrale - Bus Request, Hold Request) devine inactiv și eliberează magistralele. Dacă mai sunt octeți de transferat (CerDMA activ), atunci CM se va activa din nou și după activarea semnalului MA (magistrale acordate - Bus Granted, Hold Acknowledge) se va mai transfera un
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
o condiție TC și canalul este autoinițializat dacă a fost programat în acest sens. Semnalul CerDMA trebuie menținut activ până semnalul AprobDMA devine activ. După transferul unui octet semnalul CM (cerere magistrale - Bus Request, Hold Request) devine inactiv și eliberează magistralele. Dacă mai sunt octeți de transferat (CerDMA activ), atunci CM se va activa din nou și după activarea semnalului MA (magistrale acordate - Bus Granted, Hold Acknowledge) se va mai transfera un octet. -Modul de transfer în bloc - transferul este inițiat
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
AprobDMA devine activ. După transferul unui octet semnalul CM (cerere magistrale - Bus Request, Hold Request) devine inactiv și eliberează magistralele. Dacă mai sunt octeți de transferat (CerDMA activ), atunci CM se va activa din nou și după activarea semnalului MA (magistrale acordate - Bus Granted, Hold Acknowledge) se va mai transfera un octet. -Modul de transfer în bloc - transferul este inițiat de către periferic odată cu activarea semnalului CerDMA, care trebuie menținut activ doar până la răspunsul controlerului cu AprobDMA activ. Datele sunt transferate una
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
activarea semnalelor WR și IORD -Transfer de citire - datele sunt transferate din memorie în dispozitivul de intrare ieșire prin activarea semnalelor RD și IOWR -Transfer de verificare - sunt transferuri false. Circuitul acționează ca în primele 2 moduri, plasând adresele pe magistrală, dar neactivând liniile de control. -Transfer memorie-memorie - pentru a transfera blocuri de date dintr-o zonă de memorie într-alta se poate folosi această alternativă. Acest tip de transfer se activează prin activarea bit-ului suplimentar în registrul de comandă
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]
-
-ului suplimentar în registrul de comandă. Transferul este inițiat printr-o cerere DMA software către canalul 0. Canalul este programat în modul de transfer în bloc. Registrul adresă curent al canalului 0 generează adresa sursei. Data plasată de sursă pe magistrala de date este stocată în registrul temporar al controlerului. Registrul de adresă al canalului 1 generează adresa țintă iar data este plasată pe magistrala de date din registrul temporar. După transferul unui cuvânt registrul contor de cuvinte al canalului 1
Arhitectura Calculatoarelor by Cristian Zet () [Corola-publishinghouse/Science/329_a_567]